最近の話題 2011年5月7日

最近の話題 2011年5月7日

１．Intelが22nmプロセスでTri-gateトランジスタの採用を発表

　　2011年5月4日にIntelは，今年の後半から量産を開始する22nmプロセスではTri-Gateトランジスタを採用すると発表しました。このTri-gateトランジスタについて2011年5月6日のマイコミジャーナルが記事を載せています。

　　IntelはTri-gateと言っていますが，最初の発表時の羊羹のような断面ではなく，FinFETです。科学の世界では先に考えた人の命名を尊重するというのは原則ですが，どうもIntelは自分勝手な名前を付けるので困ったものです。

　　シリコンの両側にゲートがあるのでゲートの効きが良くなり，短チャネル効果を抑える，サブスレッショルドスロープが急峻になりリーク電流が減る，3次元方向にチャネル幅が伸びるのでシリコン面積の利用率が上がるなどがメリットですが，一方，トランジスタの造り方がかなり変わってくるので新たな技術の開発が必要です。

　　Intelの発表では32nmのプレナートランジスタと比較するとオフリーク電流が1/10になり，同じリーク電流を許容すると低いVtにすることが出来，電源電圧を0.2～0.3V下げても同じ遅延時間を達成できると述べられています。その結果，消費電力を半減できるとのことです。

　　これが単にトランジスタの特性だけの話でなく，発表時にデモされた22nmプロセスのIvy Bridgeチップの話だとすると，AMDにとってはかなりの脅威です。また，将来的にはAtomにも使うと発表しており，携帯デバイスでは低電力は大きな威力を発揮します。

　　Intelが発表したSEM写真ではシリコンフィンの間隔が広い，狭いを繰り返しているので，Spacerをマスクにしてフィンをエッチングしているのでしょうね。Spacerを使うと露光解像度より幅の狭いフィンを作れます。

　　このSEM写真から見ると，ゲートのストライプが22nm幅とすると，シリコンフィンの厚みは10nm程度ではないかと思われます。この写真からゲートに囲まれたシリコンフィンの高さを読み取るのは難しいのですが，まあ，25～30nm程度ではないかと思われます。これらの数字が正しいとすると，単位トランジスタのWは60～70nmで，写真の中央の構造では6個のトランジスタが並列になっているのでW=400nm程度になっていることになります。このゲートストライプの長さは200nm程度なので，プレナートランジスタに比べて同面積で2倍程度のWを稼いでいる感じです。ただし，写真で見えるのがシリコンフィンやゲート金属そのものなのか，それとも保護膜などがかかっているのかもわからないので，寸法の精度はあまり自信がありません。

　　2011年5月6日のPC Watchの後藤さんの記事には，マルチゲートトランジスタに関する歴史的な経緯やバックグラウンドの情報が書かれており，参考になります。

　　後藤さんは，トランジスタの構造を大幅に変えたことの製造リスクを心配していますが，それはIntelも十分分かっているはずで，プロセスの完成度には十分な自信を持っているのだと思います。いずれにしても，プレナーでは15nm程度では行き詰るので，かつてのHigh-K，Metal Gateで他社を先行したように，今回も3D構造トランジスタでも他社に先駆けて実用化し，リードを見せつけたということだと思います。

２．MacBookは将来ARMプロセサに移行か？

　　2011年5月5日のSemiAccurateが，ARMコアが64ビット化されるのに合わせて，AppleはIntelのCPUからARMに乗り換えると書いています。

　　ARMの64ビット化を行っているNVIDIAのProject Denverは2012年のQ4か2013年のQ1との情報があり，この場合，ARMから他社に64ビットコアが提供されるのは2013年の中頃になると考えられます。

　　ということで，時期は2年位先になりますが，Demerjian氏は，IntelからARMへの乗り換えはAppleの社内では既に決まった方針であると書いています。

　　色々な裏情報に基づいて書かれたものであり，本当にそうなるのかどうかは分かりませんが，Appleは過去にPowerPCからx86に乗り換えた実績がある，iPadなどでARMコアでアプリケーションを蓄積している，WindowsもARMをサポートする，ARMコアベースであれば社内の設計チームで機能追加などを行い付加価値を付けたり，差別化したりできる，ということなどを考えると，あり得ないことではないという気がします。

３．Adapteva社がFPアクセラレータプロセサをデモ

　　2011年5月3日のHPC WireがAdapteva社のマルチコアFPアクセラレータプロセサについて報じています。Adapteva社はAnalog DevicesでDSPなどを開発していたAndreas Olofsson氏が創立したスタートアップで，DSPよりも汎用的な浮動小数点演算を効率よくこなせるチップを目指してEpiphanyというアーキテクチャのプロセサを開発しています。

　　Epiphanyは多数のコアを2次元メッシュのオンチップインタコネクトで接続した構造で，チップ全体としてはTileraのプロセサと同じような構造です。しかし，Epiphanyのコアは浮動小数点演算をエネルギー効率よく実行することに重点が置かれており，OSを動かすためのアドレス変換機構は持っていません。また，キャッシュは持たず，それぞれのコアがローカルメモリを持つという構造になっています。

　　今回デモされたチップは16コアで，各コアのローカルメモリは32KBで，32bitの単精度浮動小数点演算を2Flop/Cycle実行できます。クロックは1GHｚで，消費電力は1W弱であり，35GFlops/Wのエネルギー効率です。NVIDIAのFermiでも10GFlops/Wに達していないので，これはかなり高い効率です。

　　このプロセサは数値計算の内側のループを並列処理するのにむいており，画像認識や音声認識などのパターンマッチング処理を効率良く実行できると言っています。このチップを搭載したボードは，同社に出資しているBittWare社から販売されているそうですが，Adapteva社としてはチップ販売が主力ではなく，このアーキテクチャのIPをスマートフォンなどのSoCに集積するアクセラレータとして提供するようなビジネスを目指しているようです。

　　今回デモしたチップは65nmテクノロジで作られ，コア数も16と少ないのですが，現在，28nmプロセスを使う4096コアのEpiphanyのレイアウトを行っているとのことです。このチップは50～80GFlops/Wとなる見込だそうです。また，現在のチップは単精度ですが，倍精度浮動小数点演算を行うコアも開発中で今年後半に出す予定だそうです。

　　キャッシュコヒーレンシを諦めることにより，コア間の通信に必要なエネルギーをかなり減らせるし，キャッシュでなくローカルメモリとする，O-o-Oなどの複雑な制御構造やTLBを持たないなどで，エネルギーを節約できるので，あり得るエネルギー効率と思いますが，その分，プログラムは大変ではないかと思います。しかし，iPhoneのように大量に売れるなら手間を掛けてプログラムを開発するというのも悪くないと思います。

４．インドのISROが220TFlopsのスパコンを開発

　　2011年5月2日のHPCWireが，インドのIndian Space Research Organisation (ISRO)が，同国で最高速のスパコンを開発したと報じています。このシステムは400台のNVIDIAのTesla 2070 GPUと，400個のIntelの4コアXeonチップを使っています。各GPUのピーク性能が500GFlops，Xeonが50GFlopsで，システム全体としては220TFlopsとなります。ということで，このシステムはSAGA-220（Supercomputer for Aerospace with GPU Architecture-220 TeraFLOP)と命名されています。 Xeonサーバ自体はWIPRO製のようです。

　　システムのお値段は2億8000万ルピー（約5億円）で，消費電力は150kWだそうです。

　　人口では中国と1，2位を争うインドですが，このところ躍進著しい中国と比べると，スパコンの開発では差を付けられています。