最近の話題 2011年6月11日

最近の話題 2011年6月11日

１．SuVolta社がPowerShrinkテクノロジを発表

　　ステルスモードで活動してきたSuVolta社は，2011年6月6日にPowerShrinkというテクノロジを発表しました。MOSトランジスタにDeeply Depleted Channelという構造を導入し，スレッショルド電圧Vtのばらつきを従来と比べて半減したと発表しています。

　　トランジスタのリーク電流はVtの値の減少に対して指数関数ですから，Vtが小さ目にばらついたトランジスタの寄与分が全体のリーク電流を決めることになります。このため，ばらつきが半減するとリーク電流は大幅に減少し，省電力になります。また，スイッチング速度ははほぼ（Vdd-Vt）に比例するので，Vtのばらつきが減った分だけVddを下げても同じ速度が得られることになります。結果として電源電圧Vddを30%削減しても同じ速度が得られ，消費電力を半減できるとしています。

　　また，チャネルのキャリアの移動度を改善し10%以上ドレイン電流を増加させていると書かれています。更に，ボディーバイアス（バックゲートバイアス）の効きが良く，バイアスを調整することでVtのばらつきを抑えることが出来ると書かれています。このようなメリットがあり，DDCは5月7日の話題で紹介した22nm世代でIntelが採用を発表したFinFETやFDSOIに移行しなくても電源電圧を減らすことができ，バルクCMOSの延命が図れるとしています。

　　同社は富士通セミコンダクタと数年前から協力しており，DDCテクノロジを使って65nmテクノロジで0.5Vの電圧で動くSRAMを開発したと書かれています。ただし，2011年6月6日のTechOn!の記事では，効果を実証したのは90nmテクノロジで，65nmテクノロジの開発はこれからと書かれています。なお，同日，富士通セミンコンダクタはPowerShrinkのライセンスを受けることが発表されました。

　　SuVolta社のCTOのScott Thompson氏は以前Intelで半導体プロセスの開発部門でIntel Fellowを務め，その後，フロリダ大学の教授に転じています。同社のWebサイトでは大学教授は過去形で書かれていますが，フロリダ大の教授を休職して現在は100%SuVoltaの仕事をしているようです。Thompson先生は，Intelの歪技術を開発した人で，フロリダ大に移っても歪技術関係の論文を多く発表していますが，DDCに関連するような論文は見当たりませんでした。

　　このDDCトランジスタがどのような構造になっているのかは公表されていませんが，移動度が高いという点からチャネルの不純物濃度が低いと推定されます。これはボディーバイアスの効きが良いということとも符合します。しかし，単純にチャネルの不純物濃度を下げるとショートチャネル効果で特性が悪化したり，パンチスルーで耐圧がとれなくなってしまう筈で，そのあたりを両立させるようなチャネル構造を開発したということではないかと思います。

　　と書いたところ，Semiconductor Manufacturing & DesignではThompson先生の言として，チャネルはLargely Undopedと書かれているので殆ど不純物を含まないようです。そして，Vtのばらつきを減らすにはDepletion Layerの厚みの均一性が重要で，ALD（Atomic Layer Deposition)のように高い精度でチャネル領域を形成していると答えています。また，このDDCの方がFinの厚みのコントロールより容易と述べており，IntelのFinFETよりVtのばらつきのコントロールが容易とのことです。

　　富士通セミコンダクタが作ったのは90nmのSRAMで，今後65nmのプロセスの開発と書かれており，業界の先端が28nmとか22nmとなりつつある現状では，かなり古い世代のプロセスとなっており，このような微細化に耐えるか，High-K Metal Gateとの互換性はあるのかなどが気になります。しかし，それでも最先端の微細化を必要としない製品も多くあり，そのような製品では，FinFETのように設計ルールが変わらないので，使いやすいと思われます。なお，富士通セミコンダクタはこの技術を使用する製品の実用化は2012年後半と発表しています。

　　これに関しても，Semiconductor Manufacturing & Designでは，28nmのIon/Ioffデータは予想した通りであり，問題ない。そして，TCADのモデリングでは14nmまではいけそうとの見通しを述べています。

２．中国のICube社が統合型Androidプロセサを開発

　　2011年6月8日のEE Timesが，中国のシンセンのICube Corpという会社がCPUとGPUの両方の処理ができる命令セットをもつHarmonyというプロセサを開発しており，最初の製品であるIC1の最初のチップがファウンドリから戻ってきたと報じています。

　　このIC1はデュアルコアで，65nmプロセスで製造されます。そのプロセサアーキテクチャは独自で，CPU処理もGPU処理もできる統合型の命令セットを持っていると書かれています。AMDのAPUはCPUコアとGPUコアを同一チップに集積したものですが，こちらはIntelのKnights Ferry（旧Larrabee）のようにCPU処理とGPU処理の命令を統合したアーキテクチャになっているようです。

　　開発の中心は，NVIDIAのPrincipal EngineerであったSimon Moy氏がCTOで，Chief ScientistのFred Chow氏はコンパイラに30年以上の経験を持ち，SGIのChief Scientistという経歴だそうです。ということで同社はシリコンバレーのベテランと中国の優秀な人材を組み合わせたワールドクラスの開発チームと述べています。

　　各社のARMベースのチップの市場にIntelがAtomベースで攻め込もうとしている激戦区で，このような独自アーキテクチャのチップが成功するかどうかは難しいところですが，統合命令セットの方が両方の処理を頻繁に切り替える必要がある処理では，小回りが利いて効率が良いということはあるはずで，他社のARM+GPUチップを差別化する可能性はあります。一方，アーキテクチャや実装が悪いと逆に性能が出ないということも起こり得るので，何とも言えません。

　　バイナリ互換がなく，ソフトの蓄積がないのは不利ですが，同社は，Androidになって，従来に比べて参入障壁は小さくなったと述べています。

３．Approが6PFlopsのスパコンを受注

　　2011年6月8日のThe RegisterやHPC Wireが，Appro社がローレンスリバモア，ロスアラモス，サンディアの3研究所に合計6PFlopsのスパコンを供給すると報じています。

　　サーバ自体はApproのGreenBladeサーバで，Sandy Bridgeベースの8コアのXeon E5プロセサを2個搭載し，32GBの1600MHｚのDDR3 DRAMを搭載し，QLogicのQDR InfiniBandスイッチを内蔵しています。最初の3PFlos分は（Intelの8コアSandy Bridgeの予定が遅れなければ）今年の3Qから納入され，2012年1Qには稼働を開始する。そして，後半のエンハンスのオプションが決定されれば，2012年3Qには6PFlopsとなる予定です。設置は3研究所にほぼ等分のようです。

　　これらのスパコンクラスタはCapacity Computing用で，少数の巨大計算を行うのではなく，研究所全体の研究者からの計算ニーズをさばくために用いられます。

　　DOEの調達額は第1フェースが$39M，6PFlopsへのアップグレードの第2フェーズの全てのオプションまで含めると$89Mとのことです。TFlopsあたりの価格は第1フェーズでは$13,000/TFlopsという計算になります。TFlopsには6～8CPUチップが必要であり，$13,000はかなり厳しいお値段だと思います。