最近の話題 2012年10月13日

１．ARMが最大32コアを接続するインタコネクトを発表

　　2012年10月10日のEE Timesが，ARMの新インタコネクトの発表について報じています。現在のARMのAMBAバスのCCI-400で接続できるのは8コアまでとなっていますが，ARMはCore Linkと呼ぶ，最大32コアまで接続できるインタコネクトを 発表したと報じています。

　　このCore Linkは最大1Tb/sのバンド幅を持ち，最大32コアを接続する計画ですが，今回発表のCCN504 IPは最大16コアサポートとのことです。 また，CCN504には最大16MBのL3キャッシュとスヌープフィルタ機能が含まれているとのことです。

　　そして，LSI LogicとCalexedaが，このインタコネクトをライセンスしており，Core Linkを使うLSI Logicの通信プロセサは来年2月にも出てくるとのことです。

２．TSMCが20nm半導体の設計フローを発表

　　2012年10月9日にTSMCは20nm半導体テクノロジのリファレンスフローを発表しました。

　　20nmになると，ArF液浸では分解能が足りず，それぞれの層では実現できる分解能の範囲内になるようにパターンを２つの層に分けて，2回露光する2重露光が必要なります。この分割は単純に平行線がならんでいるだけなら簡単ですが，複雑なパターンの場合は，必ずしも容易ではありません。これを行うツールの整備などを行い，2重露光の設計フローを確立したとのことです。

　　また，TSMCはCoWoS（Chip on Wafer on Substrate）という設計フローも確立したと発表しました。CoWoSは3Dのチップスタックに対応する設計フローです。3D実装を行う場合，全体の機能をスタックされる複数のチップに分割し，チップ間接続のマイクロバンプやTSVなどの位置を決めたりすることが必要になりますが，これを行う設計フローを整備したということです。

　　そして，2012年10月12日のThe Registerが，TSMCがCoWoSのテストチップをテープアウトしたと報じています。このテストチップは，JEDECのWideIOモバイルDRAMを接続する構成になっており，CoWoSプロセスを確認する目的のものです。

３．CISCOがIntelをファウンドリとして利用か？

　　2012年10月12日のEE Timesが，CISCOがIntelとファウンドリ契約か？と報じています。この情報は，スロバキアのブラチスラバで開催されたInternational Electronics Forumで，Achronics社の会長のHolt氏が，発表の中で噂として紹介したとのことですが，投資銀行であるPiper Jaffrayのアナリストが，発注量は$1Bに上ると顧客に話したという情報もあるようです。

　　CISCOは通信機器の大手で，約750人のチップ設計者を抱えて，自社の機器用のLSIを開発しており，現在はTSMCを使っていますが，次世代の一部のLSIをIntelで作るという可能性はあります。

　　なお，この噂を紹介したHolt氏のAchronics社は，Intelとのファウンドリ契約を最初に結んだ会社で，FPGAをIntelファウンドリで製造しています。そしてIntelは，現在 では，Achronicsに加えて，Tabula社とNetoronome社がIntelとファウンド契約を結んでいますが，いずれもスタートアップで生産量はそれほど多くはないと見られていますが，CISCOが加わると，Intelのファウンドリビジネスの規模が大きく拡大します。

４．20nm世代でAppleはファブをTSMCに切り替えか？

　　2012年10月12日のThe Registerが，中国のChina Economic News Serviceの記事を引いて，Appleは20nm世代のSoCの製造をSamsungからTSMCに切り替えかと報じています。

　　元の記事はCiti GroupのGlobal Market analystであるJ.T.Hsu氏のもので，Appleは20nm世代の半導体ではTSMCを供給元とし，Samsungは切るとのことです。iPhoneやiPadなどで激しい特許係争を戦っているSamsungからの半導体調達を止めたいと考えているのは当然です。

　　Hsu氏によると，20nmプロセスの4コアSoCはTSMCが全量の供給元になる。そして，このチップは，iPhoneやiPadだけでなく，iTVやMacbookにも使われるとのことです。AppleのTVへの進出は，これまでも噂されていたのですが，プロセサSoCと関連付けられたのは初めてではないかと思います。

５．HaswellはHPC性能を大幅強化

　　2012年10月3日のマイナビが，HaswellのHPC性能の強化に関する（私の）レポートを掲載しています。

　　Haswellでは，FMA演算パイプが2本になり，現在のIvy Bridgeと比べると，ピーク演算性能が2倍に増強されています。加えて，命令を実行するポートが２つ追加され，2つのロード命令と１つのストア命令を並列に処理することが出来るようになり，演算に対するデータの供給，結果の格納の能力が1.5倍に増強されています。また，L1$のバンド幅を増加し，２つのキャッシュラインのロードと１つのキャッシュラインのストアが同時にできるように強化されてます。

　　更に，2MBページがサポートされ，TLBエントリ数も倍増し，TLBミスで性能が上がらないという問題を解決しています。

　　浮動小数点の複素数の積演算のサポート命令は，BG/QやSPARC64 �[fxなどと比べると非効率ですが，その他の点では，これらのHPC用に設計されたプロセサと演算系の性能は同レベルと言えます。この性能強化は，相当量のハードウェアを必要としている筈で，IntelがXeonのHPC分野での採用を重要視していることを示すものと思います。

６．Haswellのトランザクションメモリ

　　Haswellがトランザクションメモリをサポートすることは発表されていたのですが，そのマイクロアーキテクチャがどのようになっているかは不明でした。今回のIDF 2012 Fallでの発表でも，あまり追加情報が無かったのですが，L1$でトランザクション間の干渉をチェックしているということと，トランザクションのコミット時に他のプロセサとの通信を必要としないということが明らかになりました。

　　これをもとに，Haswellのトランザクションメモリについて考察した(私の）レポートが2012年10月9日のナイナビに掲載されています。

　　私の推測がどこまで正しいのかは分かりませんが，L1D$にWrite Setを格納し，コミットする場合にはキャシュのタグ情報を操作することで，アトミックに，Write Setを他のプロセサから見えるようにすることは可能だと思います。

　　IBMのBG/Q，メインフレームのEC12プロセサでもトランザクションメモリをサポートしており，Haswellがサポートすることで，ハードウェアトランザクションメモリが使えるハードウェアが一気に拡大します。今後，この機能を使うソフトがどのように開発，普及していくのかが注目です。