最近の話題 2012年11月3日
１．Oakridge国立研究所のTitanがパワーオン
2012年10月28日にOakridge国立研究所のTitanスパコンの 動作が報じられました。このスパコンはCrayのXK7を200筐体からなり，CPUが299,008コアとNVIDIAのK20 GPUが18,688台からなり，ピーク性能は20PFlopsを超えるとのことです。また，NVIDIAも同日，TitanにK20が使われていることを発表しています。
メモリはノードあたり32GB+6GBと書かれており，CPU側が32GBにGPUに6GBが搭載されていると考えられます。システム全体のメモリ量は710TBとのことで，これは京スパコンの半分弱で演算リッチ（あるいはメモリプアー）なシステムです。ノード数はK20の数と同じで18,688ノードで，これでCPUコア数を割ると16となり，CPUはAMDの16コアのInterlagosと見られます。
２．Kepler GPU K20の性能とTitanはSequoiaを抜けるか？
2012年11月2日のSemiAccurateが，ドイツのC'tの記事を引いて，K20の仕様を報じています。それによると，K20のSMXの個数は13個，クロックは705MHzで，消費電力は225Wとのことです。チップに集積されているSMXの個数は15個なので，2個までの不良を許容することで歩留りを改善しているようです。このようなやり方は，Fermiの時にも行われたのでKeplerでもそれを踏襲しているようです。
倍精度浮動小数点ユニットはSMXあたり64個で，それが1積和演算/サイクルですから，K20のピーク倍精度浮動小数点演算性能は，1173.12GFlopsと計算されます。
TitanはK20が18688個ですから，GPU部のピーク性能は21.9PFlopsとなり，これに約30万コアのOpteronが加わります。クロックを2.4GHzと見るとコアあたり9.6GFlops，CPU部全体では2.87PFlopsとなります。両者の合計は24.77PFlopsで，仮に80%のLinpack効率が出せるとすると19.8PFlops，70%の効率としても17.3PFlopsとなり，16.3PFlopsのSequoiaを抜くという計算になります。
科学技術的には1位にどれだけの価値があるかという議論はありますが，オリンピックの金と銀の違いで，やはり評価としては1位は大きな意味があります。従って，CRAYとしてはSequoiaを抜いて1位を狙うというのは当然です。また，NVIDIAの発表ではWorld Fastestと言っているので，ピーク性能が一番だけではなく，やはり，LinpackでSequoiaを抜いて，11月のTop500ではTitanが1位になると思われます。とすると，ダークホースが無ければ，11月のTop500はTitan，Sequioa，京という 順でしょうか。
３．ARMが新コアCortex-A50シリーズを発表
2012年10月31日にARMは，新しい64ビットアーキテクチャのCortex-A50シリーズを発表しました。このシリーズは来年 商品が出回るCortex-A15の後継のコアで，登場時期は2014年とのことです。
今回は，Cortex-A57とCortex-A53の2種のコアが発表されました。これらは，従来，AtlasとApolloと呼ばれていたコアと考えられます。A57は高性能コアで，同じ消費電力で，現在のスーパーフォンの性能を3倍に向上させると述べられています。一方，Cortex-A53は1/4の消費電力で，現在のスーパーフォンと同性能とのことです。
2012年11月1日のPC Watchの後藤さんの記事では，A57コアは48KBのI1$と32KBのD1$を持ち，共通のL2$は512KB/1MB/2MBの選択が可能とのことです。マイクロアーキテクチャとしては，64bit化 と若干の資源追加以外はA15から大きな変更はないようです。物理的には20nm以降のプロセスへの対応を想定して作られており，TSMCの16nmFinFETプロセスで作るCortex-A57コアは，28nmのCortex-A9コアと比較して，同じ750mWの消費電力で2倍の性能が得られると書かれています。 また，L1D$，L2$はSECDED ECCが付き，L1I$はパリティーで保護されており，マシンチェック的なエラー検出もサポートされているようです。
2011年10月22日の話題で紹介したbig.LITTLEは，Cortex-A15とA7コアのペアで構成しますが， これらのコアは32ビットアーキです。今回のA57とA53は両方とも64ビットアーキとなり，64ビットのアーキテクチャ状態を受け渡してコアの切り替えができるようになります。これにより，ARM v8の64ビットアーキテクチャで，高負荷時には，現在のスーパーフォンの3倍の性能，低負荷時には1/4の電力で同じ性能が得られることになります。なお，2012年10月30日のThe Registerの記事によると，ARMは，big.LITTLEはモバイル機器用に性能-電力の可変範囲を広げるというのが目的で，サーバではビッグコアだけが使われると見ているとのことです。
これらのコアはARM CoreLink Cache Coherent Interconnect 400と新しいCache Coherent Network 50４に対応しており，キャッシュコヒーレントなマルチコア構成が取れます。
また，これらのコアは先端CMOSプロセスやFinFETプロセスで製造することにより数GHzの動作をターゲットにすると述べられています。物理設計のための，ARM ArtisanフィジカルIPやARM POP IPコア・ハードニング・アクセラレーション・テクノロジも早期に提供するとのことです。
４．AMDが2014年にARMコアのサーバSoCを出荷
2012年10月29日のEE Timesが，2014年にARMコアのサーバチップを出荷するというAMDの発表を報じています。10月20日の話題で紹介したように，AMDは方針を変更し，サードパーティーのIPを活用すると発表したわけですが，これは具体的にはARMコアの採用と言われていたのですが，それが正式に発表されたということです。
ARMのCortex-A15の次世代のAtlasコアを使い，これにAMDが買収したSeaMicroのFreedom Fabricを組み込み，多数のチップを結合できる製品になるようです。なお，2012年10月30日のThe Registerによると，AMDは9月にはFreedom Fabricを他社にもライセンスすると言っていたのですが，現在は，他社にはライセンスする計画はないとのことです。元SeaMicroのCEOのFeldman氏がAMDのData Center Solutions部門のトップになり，方針が変わったようです。
時期が2014年になる理由としては，ARMベースの64bitサーバソフトが揃い，実用になるのはその頃だからと述べています。また，ARMコアだけでなく，x86コアとFreedom Fabricの組み合わせというチップも計画されているようです。これらの製品は，サーバ用SoCとしてOEMに販売するという方法と，SeaMicro部門のサーバ製品という２つのルートで販売されるとのことです。
５．IBMが1万本以上のカーボンナノチューブを集積
2012年10月28日にIBMは，カーボンナノチューブ集積回路を製造する最初のステップを開発したと発表しました。
カーボンナノチューブは電子の移動度がシリコンなどに比べて桁違いに高く，その分，トランジスタの性能を上げることができます。しかし，カーボンナノチューブを所望の位置に製造することが難しく，集積回路の製造には目途 が付いていませんでした。
今回のIBMの発表は，カーボンナノチューブを石鹸のような表面活性剤に分散させた溶液を作ります。そして，基板の表面をSiO2でカバーし，そこに溝状にナノチューブ1本の幅程度のHfO2（High-Kゲート絶縁物と同じ材料）の領域を作ります。このHfO2の表面を化学的に活性化して，基板を前記の溶液に漬けると，1本のカーボンナノチューブが化学的にHfO2の領域に結合するとのことです。
このようなHfO2の溝を多数，作っておけば，それぞれの溝にカーボンナノチューブが付くので，所望の位置にカーボンナノチューブを一括して作ることができるわけです。そして，これらのカーボンナノチューブに電極を付け，1チップから1万個以上のトランジスタの動作を確認したとのことです。
また，この方法で，1B-Tr/cm2の密度でカーボンナノチューブを作ることができるとのことです。
このような方法でナノチューブを基板に結合させた場合，ナノチューブがくっ付かない不良率がどの程度あるのかが問題です。欠損の率が相当に低くないと大きな集積回路は作れません。トランジスタが作れているということは，溶液の元になったナノチューブは半導体型のものだけを選択して（あるいは金属型のものを除いて）使っているのでしょうね。しかし，金属型のナノチューブが残っていると，その部分のトランジスタはショートして不良品になってしまいます。
ということで，論文のAbstractは，1万個以上という大量のトランジスタの性能，歩留り，半導体型のナノチューブの純度を測定して解析する能力が必須と結んでおり，これらを 詳細に調べるのは，これからの課題であるようです。