最近の話題 2014 年2月1日

１．AMDがARM Cortex-A57を使うサーバチップを発表

　　2014年1月28日にAMDは，Open Compute Project Summitにおいて，Seattleというコード名で開発されてきたARM Cortex-A57コアを搭載するサーバ用Opteron A1100チップを発表しました。Cortex-A57はARMv8アーキテクチャの64bitコアです。

　　このチップは28nmプロセスで製造され，Cortex-A57を4コア，または8コア搭載し，最大4MBの共通の2次キャッシュと8MBの共通の3次キャッシュを問搭載します。メモリは2チャネルで，DDR3，あるいはDDR4をサポートしています。IOはPCI Express 3が8レーン，SATA3が8ポート，10GbEが2ポートとなっています。

　　そして，ARMのセキュリティー機能であるTrustZoneと搭載し，暗号化とデータ圧縮のコプロセサを搭載するとのことです。

　　今四半期中にサンプル提供を開始するとのことですが，現在は，まだ，詳細な仕様や価格は発表されていません。

　　クロックや消費電力，価格などが発表されていないので，評価はできないのですが，当然，IntelのAtomに対して魅力的なものでないと勝負になりません。

　　また，AMDは，強固な64bitソフトウェアエコシステムを業界のリーダーと協力していると発表には書かれています。Linaroは当然ですが，その他に名前が上がっているのは，FedoraとRed HatがスポンサーになっているLinux開発のコミュニティーの活動程度で，まだまだ，x86に比べると弱体な感じです。このあたりが，どれだけ充実できるが，鍵となりそうです。

２．ARMがサーバシステムの基本仕様を発表

　　2014年1月29日のThe Registerが，Open Compute Project SummitにおけるARMのServer Base System Architecture（SBSA）の発表を報じています。

　　ARMベースのサーバSoCチップを開発している会社が多数あり，プロセサアーキテクチャは同じですが，どのような周辺コントローラが付いているか，メモリマップがどうなっているかは，各社でまちまちです。このため，OSを作る方は，ハードウェアに近い層を各社のチップにカストマイズする必要があり，手間が掛かるという状況になっています。

　　SBSAの詳細は発表されていないのですが，これらの周辺に関して，何が接続されているかを見つける手順や接続されている周辺の情報を得る手順を標準化し，ハードウェアが持つべき機能を3レベルに標準化するとのことです。標準化する機能は，The Registerによると，I/O virtualization, clock and timer subsystem, the overall memory map, the interrupt controller, CPU architecture, power state semanticsなどが含まれていることです。

　SBSAの検討グループには，AMD, HP, Red Hat, AppliedMicro, Cavium, Broadcom, Texas Instruments, Microsoft, and the Linaro Linux-on-ARM group,などが入っているとのことです。

　　各社のARM SoCがこの仕様に従うようになれば，OSが自動的にコンフィギュレーションできるようになり，Linuxのポートが容易になり，一つバリアが減ります。

３．AMDのKaveriのキャッシュコヒーレンス

　　2014年1月29日のPCWatchに，AMDのHSAサポートのAPUであるKaveriのCPUとGPUのキャッシュコヒーレンシを実現する構造について書いておられます。

　　GPUからのメモリアクセスパスは3本あり，1本はGPU MMUでアドレス変換してL2$からGarlicバスを通って，直接，メモリに繋がる高帯域のバスで，これはCPUとのコヒーレンシは取られていません。

　　もう一本はL2$からIO MMUを経由してメモリにアクセスするOnionバスで，現世代のTrinity APUでは，IO側はCPUのキャッシュとコヒーレンシを取るのですが，CPU側のアクティビティーはIO側からは見えない一方向のIOコヒーレンシとなっていました。

　　Kaveriでは，もう一本，Onion+と呼ばれるキャッシュコヒーレンシを取るバスが追加され，Onionの方はコヒーレンシを取らないバスとなったとのことです。しかし，GPU以外のIOからの書き込みが，CPUに即時には伝わらないことになると，TrinityよりIOの制御が面倒になってしまうので，Trinityの機能は維持しているのではないかと思います。

　　新設のOnion+ですが，GPUのL2$はバイパスしてIO MMU経由でメモリにアクセスするバスとなっています。GPUのL1データキャッシュはWrite Throughなので，GPUのStoreは直接，メモリに書かれることになります。そして，このStoreはCPUキャッシュをスヌープし，CPUキャッシュとのコヒーレンシが保たれると解釈できます。

　　しかし，これだけではCPUのStoreがGPUのL1Dキャッシュに反映されず，キャッシュコヒーレンシを維持できません。Onion+はCPU側のスヌープやインバリデーションをGPUのL1D$に伝える機能を持っているはずです。

　　この方法で，Trinityからの変更を最小にして，CPUキャッシュとGPUのL1D$のコヒーレンシを実現することはできるのですが，GPUからのキャッシュコヒーレントなWriteアクセスは，Write ThroughのL1Dキャッシュを通り抜け，L2$は通らず，直接メモリに書き込みが行われるので，キャッシュが全く効かないWriteになってしまいます。

　　これは，性能が悪そうで，MADのMacri氏は「優れたプログラマーなら、コヒーレントバスでそれほど大量のアクセスは行なわないだろう。」と述べています。

　　Kaveriでは，CPUとGPUのキャッシュコヒーレンシを一応実現したものの，性能という点では，まだまだ，改良の余地がありそうです。

４．MeidaTekのウエアラブル用SoC Aster

　　2014年1月31日のEE Timesが，MedaiTeｋのAsterについて報じています。Asterは先日のCESでデモが行われたものの，仕様などは公開されていません。

　　この記事によると，AsterはARM7 ESJ，Bluetooth4.0とBluetooth Low Energy，4MBのフラッシュ，4MBのSRAMとパワーマネジメント機能を5.4×6mmのパッケージに集積しているとのことです。スマートフォンの代替になるようなウエアラブルを目指すのではなく，Samsungのスマートウオッチのように，スマートフォンを中心として，Bluetoothで繋がる各種のデバイスを容易に，安価に実現することを狙っています。

　　Asterの価格は明らかにされていませんが，$20〜$50のデバイスを実現するのに適当な価格と述べられており，$5を上回ることは無さそうです。

　　MediaTekは，スマートフォン用のSoCと同様に，Asterについてもリファレンスとなる設計や評価済みの部品リストを顧客に提供し，アプリケーションのフレームワークやランタイム環境なども提供するターンキーソリューションを提供するするとのことです。

　　なお，Asterはセンサー類は含んでいないので，これは製品を開発する側で用途に応じたセンサーを外付けする必要があります。