最近の話題 2014 年4月26日

１．IBMがOpenPowerでPOWER8チップを公開

　　2014 年4月23日のEE Timesが，IBMがPOWER8チップの仕様やマザーボートの設計などを公開し，OpenPowerエコシステムを 作るという発表を報じています。IBMは，従来は，POWERプロセサはプロプライエタリで，OEMの日立などにしか情報を出していなかったのですが，こ れを公開して，他社にも使ってもらって，規模を拡大しようという方針に転換したとのことです。

　　POWER8チップを使ってサーバなどを作ろうという会社は，IBMから，チップのIP やIBMのソフトスタックなどのライセンスを受け，POWER8チップの載ったマザーボードなどの供給を受けられるようになります。また，製品が規格に合 致しているかの検証サービスも提供されるとのことです。

　　昨年8月に結成されたOpenPower Foundationには Google，Mellanox，NVidia，Tyanなどが参加しており，Googleは，この公開をサポートしているとのことで，ビッグデータ処理 などへの利用を考えていると思われます。また，Tyanは，ホワイトボックスメーカー用のPOWER8サーバのリファレンスデザインを完成したとのことで す。

　　しかし，2014 年4月24日のEE Timesの記事では，これでPOWER8の人気が高まるかどうかについては懐疑的なアナリストの意見を紹介していま す。

２．Intel，Apple，Google，Adobeが引き抜き禁止申し合わせ訴訟で和解

　　2014 年4月25日のEE Timesが，Intelなどの技術系の大手企業が，他社のトップエンジニアやトッププログラマを高給で引き抜かないと いう申し合わせをおこなっており，それで損失を被ったというエンジニア達が起こした訴訟で，和解案が成立したと報じています。

　　この訴訟は2010 年に司法省が始めた調査が元で，当初は，Intel，Apple，Google，Adobeのほかに，LucasfilmとPixerが含まれていました。これらの会社は，非公式に，相手の会社 からトップエンジニアやトッププログラマを引き抜かないという不公正な雇用の申し合わせを行っていたとのことです。

　　64,000人のエンジニアやプログラマが訴訟に加わり，最大$9Bの損失の補償を求めま した。これに対して，約$300Mを支払うことで和解が成立したとのことです。なお，和解の詳細は公表しないという条件が和解に含まれています。

　　また，LucusfilmとPixerは既に，$20Mの支払いで，昨年9月に和解が成 立しています。

３．VLSI SymposiumでIBMなどが10nmプロセスを発表予定

　　露光はArFで，多重露光で，このピッチを実現しています。

　　また，ST Micro，CEA-LETI，IBMは，共著の14nm FDSOIの論文を発表します。28nmのFDSOIと比較して，面積は0.55倍，速度は30%高速で，同一スピードなら55%低い電力となっています。そし て，SRAMセルは0.081um²となっています。最小寸法を半減した割には，面積，速度ともに改善が少なく，かなり，苦労して いる様子が分かります。

４．VLSI Symposiumで東工大，DISCOなどが4um厚のDRAMウエファを発表予定

　　2014年7 月9日からホノルルで開催されるVLSI Symposiumのプログラムが発表され，その中で，東工大，DISCO，富士通研究所，PEZYコンピューティングの共著の，DRAMウ エファを4um厚まで薄くしたという論文が発表されます。

　　TSVの製造は，深さと直径の比（アスペクトレシオ）に制約があり，チップの厚みが厚い と穴の直径も大きくなり，それたけ有効に使えるチップ面積が減ってしまいます。また，大きなTSVは寄生容量の大きいので，薄いチップの小さなTSVは性 能や消費電力の点でも有利です。

　　東工大の大場特任教授のグループは，バンプレスTSVを使う高密度な3D実装である Wafer On Waferの研究を行っており，その成果の発表です。

　　DISCOはシリコンインゴットを輪切りにしてウエファを作る装置などの大手メーカー で，2Gbit DRAMを作った300mmウエファを研磨して4umまで 薄くしたという発表です。研磨した裏面の平坦度は10nm以下で，300mmウエファ全体で厚みの変動は約1umとのことです。また，研磨の機械的ストレ スでリーク電流が増えてDRAMの保持時間が減少するのが問題となるのですが，4um厚にしても保持時間に変化はなかったとのことです。

５．VLSI SymposiumでMIT他がモノリシックの光リンクを発表予定

　　2014年7月9日からホノルルで開催されるVLSI Symposiumのプログラムが発表され，その中で，MITとコ ロラド大の共著で，45nmのSOIプロセスだけで，特別な追加プロセスなく光のトランスミッタとレシーバを集積したという論文を発表します。また，MIT， コロラド大，Micronの共著の，光デテクタをバルクCMOSに集積したという論文を発表されます。

　　最初の論文はInterleaved-juncion Carrier-depletion Ring Modulatorを使い，3.5Gb/sの信号を8dB変調するトランスミッタとSiGeのデテクタを45nm SOIプロセスで作ったというものです。追加のプロセスはないとのことなので，SiGeはストレイン用のGeをうまく使っているのかもしれません。また，光源のレーザは別 にあるのだと思います。

　　2番目の論文は，ポリシリコンのウエーブガイドとポリシリコンのresonant detectorを使い，受光素子にGeを不要としています。0.18umのバルクCMOSプロセスで，5mの光ファイバの伝送路で5Gb/sの速度で，電気系は3pJ /bit，光系は13pJ/bitの消費エネルギーとのことです。

６．VLSI SymposiumでIntelが第2世代の組み込みDRAMとオンチップレ ギュレータを発表予定

　　IntelはHaswellの4次キャッシュとして組み込みDRAMを使っていますが，VLSI Symposiumのプログラムによると，その改良版の第2世代の組み込みDRAMをVLSI Symposiumで発表し ます。

　　22nm Tri-gateプロセスを使い，第1世代に比べてリフレッシュ時の消費電力を1/4に下げ，保持時間も第1世代の3倍の300usとなっています。

　　また，Intelは，500MHｚで動作するオンチップの電源レギュレータについて発表を行います。22nm Tri-gateプロセスで作られ，出力のデカップリングキャパシタは別として，レギュレータのチップ面積は0.6mm²で電力密度は 410mW/mm²となっています。つまり，250mW程度の出力のレギュレータです。Fully On Dieとうたっているので，Haswellではパッケージ基盤に作りこまれれているインダクタもチップに集積しているようです。効率は68% とのことで，消費電力の大きいプロセサに使うのは苦しそうですが，500MHzというスイッチング速度は驚異的です。

@1238915