最近の話題 2015年2月28日
１．業界は10nm以降の微細化に楽観的
2015年2月24日の日経テクノロジーOnlineが，Samsung Ekectronicsの社長のKinam Kim氏の基調講演について報じています。
Samsungは試作ではゲート長3.8nmのFinFETの動作を確認しており，パターニングはｍEUVと4重露光を組み合わせることで3.25umまで行けると述べたとのことです。レジストは，まだ，8nm止まりですが，EUV向けのレジストに開発されており，さらなる微細化が見込める。従って，5nmまでは根本的な技術的困難はなく，それ以下の実現も見込めるという見解です。
トランジスタは7nm弱まではFinFETで行けるものの，それ以降はGate All Around構造やトンネルFETなどが主流になるという見解です。DRAMは現在は20nmですが，10nm台の実現は可能とのことです。Planer NANDはこれ以上の微細化は難しいが，3次元NANDは2015年には40層を超え，将来は100層を超えて1Tbitのチップを実現できると述べたとのことです。
また，2015年2月22日のEE Timesは，IntelのMark Bohr氏の話として，新しい材料と構造を取り入れ，プロセスと設計が協調することにより，微細化は10nm以下に進める。そして，パターニングは，EUVが無くても7nmを実現できると述べたと書いています。
Bohr氏は，2重露光などの複雑さの増加で，14nmプロセスの立ち上げには手間取ったが，10nm世代では3重露光が必要になりますが，このような問題を繰り返さないことに自信を示しています。そして，10nm世代ではプロセスステップ数は増えるのですが，ウエファの処理ステップの速度を50%引き上げて，対処するとのことです。
また，複数チップを積層する技術の重要性は増すが，TSVniyoru3D積層とインタポーザを使う2.5D積層は異なるマーケット向けの技術という見解を示しています。携帯電話など小型低電力の機器では3D積層が適しているのですが，高性能のものでは，隣接して配置したチップ間をインタポーザで接続する2.5Dが適しているという見解です。
SamsungのKim社長もIntelのBohr氏も，まだまだ，半導体の微細化は進歩するという点では楽観的です。
２．Intelが0.05um2のSRAMを発表
2015年2月22日のEE Timesが，ISSCCでのIntelの0.05um2のSRAMの発表を報じています。
14nmテクノロジで作られたこの0.05um2のSRAMは1mm2に14.5Mbitを記憶でき，0.6Vの電源電圧で1.5GHzで動作するとのことです。
３．ISSCCでAMDがCarrizoの高密度設計と省電力技術を発表
2015年2月23日のEE Timesやが，ISSCCでのAMDのCarrizoの省電力技術の発表について報じています。また，
2015年2月26日のPC Watchに後藤さんが書いておられます。
CarrizoはKabiniと同じ28nm世代のプロセスを使っているのですが，CPU向けの高性能配線層構造ではなく，GPUなどで使っている高密度配線層構造のプロセスを使っているとのことです。CPUでは第1層から上に上がるほど，線が太く，金属も厚くして抵抗を減らしてRC遅延を減らそうとします。一方，Carrizoでは1〜8層までを細い配線として，密度を稼いでいます。また，基本セルも高速の13トラックではなく，高密度の9トラックのセルを使っています。
これらの密度重視のプロセスの採用と，設計によりKabiniより29%多い3.1Bトランジスタを250.04mm2というKabiniとほぼ同じ面積に詰め込んでいます。これにより消費電力も減少するので，その分を電源電圧を挙げて高速化するとのことですが，目標とするクロック周波は発表されていません。
KabiniはSteamrollerコアを使っていますが，Carrizoは次の世代のExcavatorコアを使用し，L1D$を32kBと倍増し，BTBを756エントリと1.5倍に増やしています。これにより，IPCは5%向上しているとのことです。しかし，高密度設計を使っていることから，コア面積は23%減少しています。
また，EE Timesの記事では，回路の動作が増えて電源電圧が低下するタイミングでクロックを下げて回路の安定動作を確保するという技術が説明されています。通常は，電圧が低下しても回路が安定動作する程度に余裕を持たせた電源電圧を供給しますが，これでは消費電力が大きくなります。電圧低下の瞬間だけクロックを下げても性能の低下は無視できる程度で，電源電圧の余裕を減らすことで，消費電力を19%減少させられるとのことです。
４．日立がISSCCでCMOSで作る疑似量子コンピュータを発表
2015年2月23日に日立は，「約1兆の500乗通りの膨大なパターンから瞬時に実用に適した解を導く室温動作可能な新型半導体コンピュータを試作」と発表しました。そして，この成果をISSCCで発表しました。2015年2月27日のPCWatchが，ISSCCでの発表に関する福田さんの詳しい記事を載せています。
D-Waveの量子コンピュータと同様に，イジング（Isng）モデルを使ってアニーリングによる最適化を行うのですが，各素子は超電導ではなく，通常のCMOS回路で作られているので，極低温は必要ありません。日立の発表では強磁性体のスピンを使うような文章ですが，福田さんの記事を読むと，スピンの+1/-1をCMOSのメモリの1/0で表わしていて，強磁性体が使われているわけではありません。ということで，日立はCMOSアニーリングと呼んでいます。
隣接する強磁性体のスピンが同方向か逆方向かで，逆方向の隣接素子が多ければ，その素子のスピンが反転するのですが，この計算はCMOSの多数決論理で実現して，イジングモデルを作っています。隣接素子との結合の強さは2bitで表わし，その値はCMOSメモリに格納されます。
65nmプロセスを用いて20,480パラメタを入力可能なチップ（3mm×4mm)を開発して実証実験を行い，20,480パラメタの最適化問題が数msで解けることを確認したとのことです。解いた問題は，グラフを2分する場合に切断するエッジの数が最大になる切り方を求めるMaximum Cut問題で，20Kスピンの問題を100万ステップの実行で，10msで解いています。
このようなアニーリングでは，系の状態がローカルミニムマムに捕まってしまい，グローバルミニマムに到達しないということが起こります。これに対して日立は，乱数のノイズを与えてローカルミニマムから抜け出させるという方法と電源電圧を下げてSRAMの記憶を不安定にする方法を提案しています。しかし，どのようなノイズをどのように与えるかについては，詳しくは発表されていません。また，説明されたMax-Cutの問題も，SRAMの電源電圧を下げて不安点にするという方法でノイズを与えて，ローカルミニマムから抜け出すことには成功したものの，SRAMの製造ばらつきのために，グローバルミニマムには到達していません。
20,480パラメタでもかなり大規模ですが，14nmの先端プロセスを使えば，1600万パラメタに大規模化できるとのことです。そして，2015年2月23日の日経テクノロジーOnlineによると，日立は，具体的な用途はきまっていないが，2〜3年以内に実用化できるシステムを開発するとのことです。
アニーリングでは，どのようにローカルミニマムから抜け出すかが問題で，D-Waveの量子コンピュータでは，量子トンネル効果で，エネルギーの高い山を通り抜けて，エネルギーの低い状態に飛び移ることができるのですが，CMOS回路にノイズを注入するという方法で，どの程度うまく行くのでしょうか？
また，隣接素子間の相互作用だけで順に状態を変えて行くので，処理に時間がかかり，また，本当に収束するのかという懸念もありそうです。
量子アニーリングは，通常の量子ゲートを使って論理を計算するのではないので，Shorの素因数分解のアルゴリズムは使えませんが，D-Waveの人は，多少，改良すれば同じことが実現できると言っていました。とすると，この日立のプロセサの出現で，RSA暗号などは簡単に解けるようになってしまうのでしょうか？
５．ミシガン大が295pWで動くマイクロコントローラを発表
2015年2月25日の日経テクノロジOnlineが，ISSCCでのミシガン大のDavid Blaauw教授のグループの295pWのマイクロコントローラの発表を報じています。
インバータは通常は2個のトランジスタで構成されますが，それぞれのトランジスタを2個のトランジスタの直列接続で構成し，回路の一部を供給電源に対 して一定比の電圧に保つことでSuper Cutoffというリークが非常に少ない状態を実現するとのことです。論文を見ていないので分かりませんが，バックゲートの電圧を最適化してリークが非常に小さくなる状態を実現しているのではないかと思います。
この回路構成をDLS（Dynamic Leakage Suppression）と呼び，これを他の論理回路にも適用して，リークを減らした基本セルだけでARMのCortex M0+を作り，クロックが2Hz（MHzでもKHzでもなく，毎秒2サイクル），電源電圧が0.55Vでで動作させたときの消費電力が295pWであったとのことです。この電力は240Luxという読書をするには不十分な明るさの室内でも0.09mm2という微小な太陽電池で供給できる電力で，太陽電池を集積したチップも既に試作済みとのことです。
なお，使用したプロセスは180nmとかなり古い世代のものです。
６．EZchipが100コアの64bit ARMコアチップを発表
2015年2月23日のEE Timesが，EZchipの100コアARMチップの発表を報じています。
EZchipは昨年，Tileraを買収しており，Tileraの技術を使ってアレイ状にプロセサタイルを並べるという実装を行っています。 Tileraは独自アーキテクチャのプロセサを使っていましたが，EchipはこれをARM Cortex-A53コアに変えています。
Tile-Mｘ100と呼ぶチップはA53コア4個とL2$，2Dメッシュを構成するSkyMeshルータ，そしてTCAと呼ぶアクセラレータとコヒーレンシ制御のディレクトリなどの含めたタイルを5×5に配置して，合計100コアという構成になっています。
200Gbit/sのEthernetの通信を処理できるこのチップは，BroadcomやCaviumのチップより強力ですが，量産は2017年ころになると見られています。使用するプロセスは28nmHPMで，消費電力は70Wとのことです。
７．TSMCは2017年に10nmプロセスの量産を開始
2015年2月24日のEE Timesが，TSMCの広報の幹部のElizabeth Sun氏が，10nmプロセスの量産を2017年に行うと述べたと報じています。この10nmプロセスは，Intelの10nmプロセスと速度や消費電力，トランジスタ密度などの点で同等の性能となるとのことです。
これは量産時期と性能の点で，Intelとの技術ギャップを詰めることになると述べています。
